Stacked FET, a 3D architecture that stacks transistors vertically/Stacked FET, una arquitectura 3D que apila transistores verticalmente

Source
In 1965, Gordon Moore, co-founder of Intel, formulated what is known as Moore's Law, an empirical observation stating that the number of transistors on a microprocessor roughly doubles every two years, leading to an exponential increase in processing power and a reduction in costs. Today, 60 years later, Moore's Law faces significant physical obstacles. As transistors approach atomic scales, they are subject to interference and quantum phenomena that impede their traditional operation, preventing processors from becoming smaller.

En 1965 Gordon Moore, cofundador de Intel, formuló la llamada Ley de Moore, una observación empírica que postula que el número de transistores en un microprocesador se duplica aproximadamente cada dos años, lo que conlleva un aumento exponencial de la potencia de procesamiento y una reducción de los costes. En la actualidad, 60 años después, la Ley de Moore enfrenta grandes obstáculos físicos, al acercarse a escalas atómicas los transistores sufren interferencias y fenómenos cuánticos que impiden su correcto funcionamiento tradicional, lo que impide hacer los procesadores más pequeños.

That's why processor manufacturers are looking for ways to fit more transistors into the same space. The 3D Stacked FET architecture created by Samsung is a revolutionary step in semiconductor design. Essentially, instead of placing transistors side by side on a flat surface, Samsung stacks them vertically. This technology, also known as CFET (Complementary FET), involves stacking the two fundamental types of transistors that make up a chip (n-type and p-type) on top of each other, rather than horizontally.

Por eso los fabricantes de procesadores buscan alternativas para poder seguir metiendo más transistores en el mismo espacio. La arquitectura 3D Stacked FET creada por Samsung es un paso revolucionario en el diseño de semiconductores. En esencia, en lugar de colocar los transistores uno al lado del otro sobre una superficie plana, Samsung los apila verticalmente. Esta tecnología, también conocida como CFET (Complementary FET) , consiste en apilar los dos tipos fundamentales de transistores que forman un chip (el n-type y el p-type) uno encima del otro, en lugar de hacerlo de forma lateral.

Source
To achieve this, Samsung had to overcome three fundamental technical challenges, which are key to the technology's functionality. Stacking transistors in a smaller space risks insufficient current. To address this, each transistor utilizes three stacked nanosheet channels, creating multiple paths for current to flow without compromising performance. For uniform current flow, all layers of these channels must be flawless. Samsung has perfected an epitaxial growth process to create uniform, defect-free silicon crystal layers.

Para conseguirlo, Samsung ha tenido que resolver tres desafíos técnicos fundamentales, que son la clave para que esta tecnología funcione. Al apilar los transistores en un espacio más reducido, se corre el riesgo de que la corriente no sea suficiente. Para solucionarlo, cada transistor utiliza tres canales de nanosheet apilados, lo que crea múltiples caminos para que la corriente fluya sin perder rendimiento. Para que la corriente fluya de manera uniforme, todas las capas de estos canales deben ser perfectas. Samsung ha perfeccionado un proceso de crecimiento epitaxial para crear capas de cristal de silicio uniformes y sin defectos.

Being so close together, the upper and lower transistors could interfere with each other. Samsung has developed a special insulating layer called MDI (Middle Dielectric Isolation), which acts as a "ceiling" and "floor" preventing electrical signals from one layer from affecting the other. The result is a transistor with a gate pitch (distance between the transistor gates) of just 42 nanometers, one of the smallest ever achieved, demonstrating that the technology can be extremely compact.

Al estar tan cerca, los transistores superior e inferior podrían interferirse. Samsung ha desarrollado una capa aislante especial llamada MDI (Middle Dielectric Isolation), que actúa como un "techo" y "suelo" que impide que las señales eléctricas de un piso afecten al otro. El resultado de todo esto es un transistor con una "gate pitch" (distancia entre las puertas de los transistores) de solo 42 nanómetros, una de las cifras más pequeñas jamás logradas, lo que demuestra que la tecnología puede ser extremadamente compacta.

Source
The implications of this technology are enormous, especially in the era of artificial intelligence and high-performance computing. By stacking transistors, the number of transistors in the same silicon area can theoretically be doubled without making them individually smaller. This increased density will allow for the creation of much more powerful chips for complex tasks, such as AI models, while simultaneously improving performance per watt, a critical factor for reducing energy consumption. This architecture represents a natural evolution of GAA (Gate-All-Around) transistors, which Samsung already uses in its 3nm processes.

Las implicaciones de esta tecnología son enormes, especialmente en la era de la inteligencia artificial y la computación de alto rendimiento. Al apilar los transistores, en teoría se puede duplicar el número de transistores en la misma área de silicio sin necesidad de hacerlos individualmente más pequeños. Esta mayor densidad permitirá crear chips mucho más potentes para tareas complejas, como los modelos de IA, al tiempo que se mejora el rendimiento por vatio, un factor crítico para reducir el consumo de energía. Esta arquitectura representa una evolución natural de los transistores GAA (Gate-All-Around), que Samsung ya utiliza en sus procesos de 3 nm.

Instead of focusing solely on horizontal miniaturization (which has physical limitations), the door is being opened to three-dimensional development, offering a new avenue for further increasing chip capacity in the future. While Samsung's 3D Stacked FET technology is a significant experimental advancement, it is not yet ready for mass production and will therefore be some time before it is commercially available. However, it demonstrates the path the industry is taking to overcome the limitations of current technology and lay the foundation for the processors of the future.

En lugar de buscar solo la miniaturización horizontal (que tiene límites físicos), se abre la puerta al desarrollo en tres dimensiones, ofreciendo una nueva vía para seguir aumentando la capacidad de los chips en el futuro. Aunque la tecnología 3D Stacked FET de Samsung es un avance experimental de gran importancia, todavía no está lista para la producción en masa por lo aún tardará en verse comercializado. Sin embargo, demuestra el camino que la industria está tomando para superar los límites de la tecnología actual y sentar las bases de los procesadores del futuro.

More information/Más información
https://semiconductor.samsung.com/news-events/tech-blog/from-gaa-to-3d-stacked-fet-expanding-the-transistor-into-the-third-dimension/

https://www.xatakamovil.com/territorio-samsung/chips-no-pueden-encogerse-mucho-samsung-ha-encontrado-otra-forma-hacerlos-potentes